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第五屆RISC-V中國(guó)峰會(huì)于2025年7月16至19日在上海張江科學(xué)會(huì)堂隆重舉辦，本屆峰會(huì)設(shè)置1場(chǎng)主論壇、9場(chǎng)垂直領(lǐng)域分論壇、5場(chǎng)研習(xí)會(huì)、11項(xiàng)同期活動(dòng)，以及4,500平方米未來科技展覽區(qū)，匯聚數(shù)百家企業(yè)、研究機(jī)構(gòu)及開源技術(shù)社區(qū)參會(huì)。

在7月18日的EDA分論壇上，中國(guó)科學(xué)院計(jì)算技術(shù)研究所特別研究助理，北京開源芯片9研究院特別研究助理徐易難帶來了主題為“SVM：可用綜合方法實(shí)現(xiàn)RISC-V處理器的高效驗(yàn)證”的演講。

隨著芯片設(shè)計(jì)日益復(fù)雜，處理器驗(yàn)證成為了芯片開發(fā)中的瓶頸問題。徐易難詳細(xì)闡述了處理器驗(yàn)證的現(xiàn)狀、挑戰(zhàn)和創(chuàng)新方法，提出SVM作為一種高效的硬件驗(yàn)證方法，能夠大幅提升RISC-V處理器驗(yàn)證的效率。

處理器驗(yàn)證是芯片開發(fā)過程中至關(guān)重要但卻充滿挑戰(zhàn)的環(huán)節(jié)。根據(jù)現(xiàn)有統(tǒng)計(jì)數(shù)據(jù)，自2007年以來，驗(yàn)證工程師與設(shè)計(jì)工程師的比例不斷增加，且超過86%的芯片項(xiàng)目在首次流片時(shí)未成功，75%的項(xiàng)目超出了預(yù)定的時(shí)間表。盡管投入了大量資源，驗(yàn)證的質(zhì)量和效率始終未能達(dá)到預(yù)期。因此，尋找更高效的驗(yàn)證方法變得尤為迫切。

目前，處理器驗(yàn)證多采用協(xié)同仿真方法，通過將待驗(yàn)證的設(shè)計(jì)（DUT）與指令集模擬器等參考模型進(jìn)行聯(lián)合仿真。然而，隨著RISC-V指令集的快速擴(kuò)展，指令集的復(fù)雜性急劇上升，這使得驗(yàn)證工作量大大增加，驗(yàn)證過程也變得更加困難。

此外，隨著處理器規(guī)模的擴(kuò)大，仿真速度大幅下降。尤其在使用軟件仿真時(shí)，處理器設(shè)計(jì)的規(guī)模越大，仿真速度越慢，導(dǎo)致驗(yàn)證工作遠(yuǎn)遠(yuǎn)落后于設(shè)計(jì)進(jìn)度。例如，當(dāng)仿真從單核處理器擴(kuò)展到多核處理器時(shí)，仿真速度會(huì)下降92%，這是當(dāng)前驗(yàn)證方法面臨的一個(gè)重大瓶頸。

為了提高驗(yàn)證效率，徐易難介紹了一種基于硬件仿真平臺(tái)的驗(yàn)證加速方法。通過利用硬件仿真平臺(tái)（如FPGA或仿真器），可以顯著加速處理器電路的仿真過程，同時(shí)優(yōu)化DUT與參考模型之間的整體驗(yàn)證速度。硬件加速驗(yàn)證平臺(tái)的一個(gè)顯著特點(diǎn)是，它能夠以更高的速度完成DUT與參考模型的協(xié)同仿真，尤其是在面對(duì)大規(guī)模處理器設(shè)計(jì)時(shí)，能夠有效提升仿真效率。

然而，盡管硬件仿真加速在一定程度上解決了速度問題，驗(yàn)證數(shù)據(jù)的通信開銷依然是一個(gè)難以忽視的瓶頸。即使在采用高性能硬件平臺(tái)（如Cadence Palladium或Xilinx FPGA）時(shí)，通信開銷依然存在，未能達(dá)到理想的驗(yàn)證速度。

為了解決上述挑戰(zhàn)，徐博士提出了一種全新的驗(yàn)證方法——可綜合驗(yàn)證方法（SVM）。與傳統(tǒng)的硬件-軟件協(xié)同仿真方法不同，SVM完全將驗(yàn)證邏輯實(shí)現(xiàn)為硬件，這樣一來，原本需要進(jìn)行高開銷數(shù)據(jù)傳輸?shù)尿?yàn)證過程可以通過片上邏輯來實(shí)現(xiàn)，從而消除了通信帶來的性能開銷。

SVM的實(shí)施面臨三大主要挑戰(zhàn)：

REF電路代碼實(shí)現(xiàn)：現(xiàn)有的參考模型（REF）通常以軟件模擬器的形式存在，設(shè)計(jì)簡(jiǎn)單且可靠，但缺乏高效的硬件實(shí)現(xiàn)方式。如何將現(xiàn)有的軟件REF高效地遷移到硬件中，是SVM面臨的首要問題。

硬件REF執(zhí)行效率：由于DUT設(shè)計(jì)復(fù)雜且微結(jié)構(gòu)豐富，而REF則需要設(shè)計(jì)得簡(jiǎn)單以保證功能可靠，因此如何提升硬件REF的執(zhí)行效率，成為SVM的一大挑戰(zhàn)。

調(diào)試和可追溯性問題：硬件環(huán)境缺乏對(duì)傳統(tǒng)軟件調(diào)試工具的支持（如斷言、錯(cuò)誤日志等），因此如何在硬件環(huán)境中實(shí)現(xiàn)高效的調(diào)試和錯(cuò)誤追蹤，是SVM成功應(yīng)用的關(guān)鍵。

為了克服這些挑戰(zhàn)，SVM采用了以下幾種技術(shù)：

語義代碼遷移技術(shù)：該技術(shù)能夠自動(dòng)化地將軟件中的指令集語義信息遷移到硬件中，確保指令的功能在硬件上得到準(zhǔn)確實(shí)現(xiàn)。

硬件參考模型設(shè)計(jì)（SRef）：通過簡(jiǎn)化的硬件參考模型，SVM能夠在短時(shí)間內(nèi)完成指令的執(zhí)行，并與DUT的執(zhí)行結(jié)果進(jìn)行對(duì)比，從而提升驗(yàn)證效率。

硬件化調(diào)試機(jī)制：為了彌補(bǔ)硬件驗(yàn)證中的調(diào)試不足，SVM通過硬件化斷言、計(jì)數(shù)器和錯(cuò)誤日志等機(jī)制，提供了一套完整的硬件調(diào)試工具，提升了系統(tǒng)的可調(diào)試性。

SVM方法已在不同配置的香山、果殼等RISC-V處理器上進(jìn)行了實(shí)驗(yàn)驗(yàn)證。結(jié)果顯示，SVM在FPGA平臺(tái)上實(shí)現(xiàn)了60MHz的驗(yàn)證速度，比DiffTest快了約10倍。通過在Cadence Palladium平臺(tái)上測(cè)試，SVM的驗(yàn)證速度達(dá)到了1.9MHz，接近理想的驗(yàn)證速度，表現(xiàn)出顯著的性能優(yōu)勢(shì)。

徐易難的報(bào)告深入探討了SVM在處理器驗(yàn)證中的應(yīng)用，提出了一種全新的硬件驗(yàn)證方法，解決了傳統(tǒng)方法在驗(yàn)證速度和通信開銷方面的瓶頸。隨著RISC-指令集的不斷擴(kuò)展，SVM將為高效驗(yàn)證提供一種有效的解決方案，推動(dòng)處理器驗(yàn)證技術(shù)向更高效、更精確的方向發(fā)展。

這項(xiàng)研究不僅為RISC-V處理器的驗(yàn)證提供了新的思路，也為其他領(lǐng)域的硬件驗(yàn)證提供了寶貴的經(jīng)驗(yàn)，預(yù)示著未來處理器驗(yàn)證技術(shù)的廣闊前景。